学文网摘要：目前以CMOS工艺为基础的集成电路制造方式已经成为当今集成电路产业的主导技术，但早期的CMOS电路由于无法有效预防闩锁效应而并未为人们所接受。文章先对一个CMOS反相器以及它的工作原理进行了详细的介绍，进而在CMOS反相器的基础上对CMOS电路中闩锁效应的产生机理做了充分的分析，提取了用于分析闩锁效应的集总器件模型，并且获得了闩锁效应的产生条件。通过对闩锁效应内部原理的认识，我们知道对闩锁效应的抑制或者预防是完全可以做到的，这可以通过对版***设计规则和对CMOS工艺技术的改进而达到。文章最后根据闩锁效应的产生条件给出了几种预防闩锁效应的措施。
关键词：CMOS集成电路；闩锁效应；集总器件模型；深槽隔离
中***分类号：TP391 文献标识码：A 文章编号：1009-3044（2013）25-5751-04
1 概述
以CMOS（Complementary Metal-Oxide-Semiconductor）为基本单元的CMOS集成电路具有功耗低、抗干扰能力强和速度快的优点，已成为当今世界LSI（大规模集成电路）、VLSI（超大规模集成电路）和ULSI（甚大规模集成电路）中应用最为广泛的一种电路结构。但在CMOS工艺刚出现的时候，它并不被集成电路制造者所采纳，原因便在于CMOS工艺会使电路中产生一寄生低阻抗通路，导致闩锁效应，从而造成电路功能紊乱甚至使电路根本无法正常工作，更有甚者会直接烧毁电路，这是唯独CMOS工艺才会有的特点。但是目前随着科技的进步，这种效应已经可以采用很多方法（包括从版***设计和从工艺技术方面）来进行遏制甚至是加以消除，进而有助于发挥CMOS电路的各种优点，为集成电路的发展带来了极大的便利。
2 CMOS反相器电路
***1为一个CMOS反相器的电路结构***，PMOS和NMOS均采用增强型，其中PMOS管的源极和衬底与电源电压VDD直接相连，NMOS管的源极和衬底与地线GND相连，PMOS管的漏极和NMOS管的漏极相连并引出输出信号Vout，PMOS管的栅极与NMOS管的栅极相连并作为输入信号Vin。当输入信号Vin为高电平逻辑1时，PMOS管截止，NMOS管导通，输出为低电平逻辑0；当输入信号Vin为低电平逻辑0时，PMOS管导通，NMOS管截止，输出为高电平逻辑1。由此可知这个电路完成了我们常说的“非”的功能，即对输入信号进行反相。
CMOS反相器中的NMOS管和PMOS管都是作为开关器件，PMOS管的作用是在其导通时将电路输出拉到高电平，我们称之为上拉开关；NMOS管的作用是在其导通时将输出拉到低电平，我们称之为下拉开关。由上我们可以看出，当CMOS反相器处于一个稳定状态的时候，PMOS和NMOS中只有一个导通，在电源VDD和地线GND之间并不存在直流导通电流，事实上，只有电路在两种状态的切换过程中才会有这样的电流存在，因此它在稳态时的功耗是非常小的，这也是CMOS电路一个非常大的优点。
***2 是P型衬底的CMOS反相器的横截面***。为了能在P型衬底上面做出PMOS，我们需要在其上一片区域掺入与P型衬底不同的杂质用来形成N阱，并在N阱中加工PMOS。这样，就在一块衬底上制作成了两种管子，再加以外部偏置与信号，便构成了CMOS反相器。
3 闩锁效应产生机理
由于CMOS工艺在电路中采用了阱的结构，这便会产生寄生的PNPN器件从而在一定条件下导致闩锁效应。如***3是计及CMOS寄生闩锁效应的反相器剖面***。在***中，存在一个横向的NPN双极型晶体管和一个纵向的PNP双极型晶体管，但是由于物理结构原因，这两个管子实际上都有两个发射极，因此又可以说是两个横向的NPN管和两个纵向的PNP管。可无论取哪一种说法，都不会影响我们对寄生效应的分析。对于***中的NPN管，P型衬底作为双极型晶体管的基极，N阱则作为集电极；对于PNP管，P型衬底作为集电极，N阱则作为基极。***3中，RS1和RS2是由于衬底接触或N阱接触而与本征基区之间产生的电阻，RW1和RW2则是基区与集电区之间的电阻。这样，这两个晶体管的基极都各自被另外一个晶体管的集电极所驱动，就构成了一个正反馈回路，这实际上就形成了一个双端PNPN器件。如果又有栅极控制，就变成了一个晶闸管。
在一定条件下，这个正反馈回路被触发导通，它将会支配整个电路的行为，这时我们完全可以把反相器部分忽略从而提取出这个PNPN结构的集总器件模型如***4所示。如果A点出现电流注入，A点电压即升高，这使得T1的VBE1增大，T1集电极电流增大，导致B点电压VB下降，从而又使T2的VBE2上升，T2集电极电流增加，结果又抬高了A点电压，如果环路增益大于或等于1，这种状态将持续下去，直到两个晶体管完全导通。这时在电源和地之间会形成大电流通路，电路即被闩锁。电路如果产生闩锁效应，需要两个必要条件：
1） PNPN结构的环路电流增益大于1，亦即βPNP·βNPN≥1；
2） 保持电压Vhold小于电源电压VDD。
针对第二个必要条件，我们可以由可控硅器件的I-V特性***来看出，如***5所示。
4 几种预防措施的介绍
在我们知道了闩锁效应的触发条件之后，我们便可以对症下药，从而找出抑制它产生的一些方法。具体的思路无非就是从这两个条件出发，其一是使得环路电流增益βPNP·βNPN
4.1 版***设计方面
要使得寄生电路不被触发，我们可以合理选择阱区和衬底掺杂浓度，在版***设计中合理地安排N阱接VDD和P型衬底接地的引线孔，减小寄生双极型晶体管基极到阱或衬底引出端的距离。同时减小寄生双极型晶体管的增益，保证NMOS与PMOS的有源区之间有足够大的距离。然而，更为有效的一种方法是给有可能产生闩锁效应的CMOS电路增加保护环，在NMOS周围增加接地的保护环，在PMOS周围增加接VDD的保护环，这能够大大削弱寄生NPN晶体管和寄生PNP晶体管之间的耦合作用，当然这要以增加面积作为代价。
4.2 工艺技术方面
采用SOICMOS技术是消除闩锁效应的最有效的途径。SOI（Silicon on Insulator）中文名称作绝缘体上硅，它可以在一层绝缘膜上面正反两面生长硅，由于SOI器件的有源区可以由二氧化硅进行包围隔离，这样就不会形成纵向和横向的寄生双极型晶体管，因此也就从根本上消除了闩锁效应，同时也极大的减小了寄生电容，有利于提高器件的工作速度。
除此之外，还可以采用深槽隔离技术对闩锁效应进行抑制。如***6所示，通过反应离子刻蚀（RIE）技术，令沟槽穿透外延层和埋层直至衬底，将相邻的晶体管隔开，以此来切断寄生环路，降低寄生晶体管的电流增益，从而达到抑制闩锁效应的目的。容易看出，绝缘槽沟道越深，对闩锁效应的抑制能力就越好。
5 结束语
综上所述，CMOS工艺在集成电路制造中具有极大的优势，不仅可以对电路进行等比例缩小，便于集成化，而且还拥有低功耗、高速度和抗噪能力强等优点。但是随着器件的尺寸不断缩小，闩锁效应的预防问题也会越来越重要。
文章先详细介绍了CMOS反相器的工作原理以及结构，进而以CMOS反相器为例对闩锁效应进行了比较深入的分析，得出了闩锁效应的产生条件，并由此对一些对抗CMOS闩锁效应的方法进行了一定程度的介绍，但是防止闩锁效应的方法还有很多，随着科技的进步，更多对抗闩锁效应的有效方法也在被提出。
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