学文网摘要:鉴于工程实践中对边界扫描技术的忽视,分析了它在实际使用中存在的误区,介绍了边界扫描接口的定义及其具体硬件结构,阐述了边界扫描的工作原理。并分析总结了其用于实际测试中的作用与优点,提出了对边界扫描测试进行优化时需要注意的方面,以利于更好地普及应用。
关键词:联合测试行动组;边界扫描;测试存取口;扫描链路;测试向量
中***分类号:TP206文献标识码:A 文章编号:1009-3044(2009)25-7295-03
Test Technology Based on Boundary Scan
CHEN Meng-dong, LIU Peng, ZHANG Hui-hua
(Jiangnan Institute of Computing Technology, Wuxi214083, China)
Abstract: Because of the neglect of boundary scan technology in project practice, the misapprehension in practical use is analysed. The definition of boundary scan interface, it’s hardware configuration and it's detailed working principle are introduced. Also introduced is the usage and advantage in practice use. In order to populize it better, the aspects of optimizing it are discussed.
Key words: JTAG; boundary scan; test access port; scan link; test vector
联合测试行动组于1987 年提出了边界扫描技术, 并于1990 年被IEEE接纳, 形成了IEEE1149. 1 标准。边界扫描技术是一种非常有效的测试手段。目前使用的芯片中越来越多的cpu、epld、fpga、dsp以及一些专用芯片(如ATM层专用芯片)等提供符合IEEE1149.1的JTAG测试口。但是JTAG电路的设计并没有引起工程人员足够的重视,很多人不了解JTAG,对JTAG口的处理较为随意,对JTAG的使用存在误区,未能实现它应有的作用。
1 使用误区
过去形成的一些误解妨碍了边界扫描技术在测试中的应用,主要有以下几个方面需要注意 [1]。
1.1 成本
人们对于产品成本的增加非常敏感。实际上,为了实现边界扫描而增加的少量无源元件以及一个小型连接器的成本可通过测试开发时间的缩短弥补回来。支持边界扫描的数字IC可能会比不支持边界扫描的同样器件稍贵一点,但却可获得更方便的测试性、更小的电路板尺寸以及更低的服务和维修成本。
1.2 特殊器件
在并非每片IC 都支持边界扫描时,设计人员仍可利用边界扫描有效地完成对PCB的测试。只要设计中包括一些边界扫描器件,软件工具就可方便地测试电路板上的大部分器件。CPLD 或FPGA 有许多引脚,每个都可做为测试点,因此设计人员在电路板上已经拥有了数百个测试点。工具供应商提供的参考资料都给出了如何利用CPLD和FPGA实现边界扫描测试的说明。
1.3 软件
过去为了进行边界扫描测试,必须掌握边界扫描描述语言(BSDL),并花费数周的时间将设计转换为边界扫描测试向量。现在,测试开发工具可利用原理***和网表,再结合IC供应商提供的BSDL文件,即可快速生成测试向量。测试开发时间的缩短,也使原型制造过程中因重新进行PCB 布线而改变测试过程的时间也大大缩短。
1.4 空间
采用边界扫描测试技术可大量减少测试点,由此所节约的空间远远超过边界扫描器件所需要的空间。最终效果是设计所需要的空间减小,从而使电路板尺寸更小,层数更少。
2 边界扫描的硬件结构
JTAG标准的核心思想是在芯片管脚和芯片内部逻辑之间, 即紧挨元件的每个输入/ 输出引脚处增添移位寄存器组(因为这些移位寄存器组布置在IC元件的I/ O 引脚处,所以称为边界扫描单元或边界扫描寄存器),这些寄存器单元在相应指令的作用下读出输出引脚或输入引脚的状态,可进行芯片级、板级互联甚至系统级的测试。
JTAG为边界扫描结构定义了测试存取口TAP(test acess port)、TAP 控制器、测试数据寄存器和指令寄存器4个基本的硬件单元。其中,测试数据寄存器包括边界扫描寄存器、器件鉴别寄存器和旁路寄存器。***1是包含边界扫描机制的芯片结构[2]。
2.1 测试存取口( TAP)
JTAG规定了4 条测试总线,也称为测试存取口( TAP) ,分别是:测试数据输入总线( TDI) ,用来接收测试数据和测试指令; 测试数据输出总线( TDO) ,用来测试数据的输出; 测试模式选择总线( TMS) ,在TCK的上升沿可有效控制测试逻辑; 测试时钟输入总线( TCK) ,在上升沿按串行方式对测试指令、数据及控制信号进行移位操作,在下降沿,对输出信号进行操作。此外,还有可选择的TRST测试复位输入端。
2.2 TAP控制器
TAP 控制器是J TAG逻辑电路中最重要的控制部分,整个测试逻辑都是由TAP 控制器按一定顺序调用的。TAP 控制器实际上是包含16 态的状态机,产生时钟信号和各种控制信号(即产生测试、移位、捕获和更新等信号),从而使指令或测试数据移入相应的寄存器,并控制边界扫描测试的各种工作状态。并在指令寄存器的配合下产生复位、测试、输出缓冲器允许等信号。测试数据的捕获、移位、更新都必须在TAP 控制器进入到相应的状态下才能进行。***2 为TAP 控制器的状态机,左边是数据寄存器(DR) 分支,右边是指令寄存器( IR) 分支,状态转换的条件就是TMS 的值。TAP 控制器被初始化为Test_Logic_Reset 状态,发出复位信号,使测试电路不影响ASIC 本身的工作。需要测试时,在TMS 控制下,TAP 进入数据寄存器扫描选择状态( Select _DR_Scan) 或者指令寄存器扫描选择状态(Select_ IR_Scan)。在Capture 状态,捕获指令信息或者数据;在Shif t状态,数据进行移位操作;在Pause 状态,移位停止,对寄存器重新加载测试向量;在Update 状态,移入扫描通道的数据将被输出。
2.3测试数据寄存器
边界扫描寄存器(boundary scan register)构成边界扫描路径,它的每一个单元由存储器、发送/接收器和缓冲器组成。边界扫描单元置于集成电路的输入/输出端附近,并首尾相连构成一个移位寄存器链,首端接TDI,末端接TDO。在测试时钟TCK的作用下,从TDI 加入的数据可以在移位寄存器链中移动并进行扫描。
器件鉴别寄存器有32 位,借助它可以辨别板上元器件的生产商,还可以通过它来测试是否将正确的器件安装在了PCB 板的正确位置。
旁路寄存器只有1 位,它提供了一条从TDI 到TDO 之间的最短通道,用来将不参加串行扫描的数据寄存器的数据旁路掉以减少不必要的扫描时间。
2.4 指令寄存器
为了执行不同的测试和选择实际的数据寄存器,除了TAP 控制器和数据寄存器之外,还需要有指令寄存器IR。指令寄存器进行指令的译码,向各数据寄存器发出各种操作码,并确定边界扫描工作方式。J TAG标准中定义了大量指令,有必需的,有可选的,而且也允许定义更多特定设计的指令来扩展测试逻辑的功能。
3 边界扫描测试的作用方式与优点
利用边界扫描测试技术,可以比较全面地了解集成电路芯片的内部故障、电路板的互连以及相互间影响。有效地克服了传统测试方式的不足,节约了测试时间和测试成本,极大地方便了系统电路的调试。不同的测试是在不同的工作方式下进行的,这些工作方式可以通过加载相应指令到指令寄存器来选择。
3.1 内部测试 ( INTEST)
内部测试方式用于测试电路板上集成电路芯片的内部故障,可以通过INTEST指令来选择执行。在这种测试方式下,测试***形通过TDI 输入,并通过边界扫描通道将测试***形加到每个芯片的输入引脚寄存器中,从输出端TDO可以串行读出存于输出引脚寄存器中各芯片的响应***形。根据输入***形和输出响应,可以对电路板上各芯片的内部工作状态做出测试分析。
3.2 外部测试 ( EXTEST)
外部测试方式可以通过EXTEST指令选择执行,用于测试电路板上各集成电路芯片间连线以及板级互连的故障,包括断路和短路故障。把从TDO 端输出的边界扫描寄存器的串行信号与正确的信号相比较,就可以方便有效地诊断出电路板引线及芯片引脚间的断路或短路故障。
3.3 采样测试 (SAMPLE/ PRELOAD)
流过器件管脚的数据被截取,称为“采样”。边界扫描寄存器输入单元并行装载芯片输入引脚的数据,而输出单元并行装载输出引脚的数据。不干扰管脚与核心逻辑之间的正常信号流,各边界扫描单元的采样值便可串行移出,可观察IC 正常工作时输入、输出引脚的数据流。
4 优化建议
边界扫描测试能准确地定位芯片的故障,迅速准确地测试两个芯片管脚的连接是否可靠,提高测试检验效率。但是为缩短测试施加时间,提高故障诊断率,仍需要对其进行优化设计,以利于更好的普及应用。针对它的优化问题提出几点建议[3]。
4.1 扫描链路优化
边界扫描技术中,边界扫描链路的串行移位使得单条边界扫描链路会导致很长的测试应用时间,而如果使用多条扫描链路,则测试时间可以明显减少。在测试期间,各扫描链路在任何时刻其长度相等,则可以实现测试的最好性能。如何对扫描链路进行动态配置是一个重要问题。
4.2 测试流序列优化
边界扫描的测试向量是以串行方式从外界输入的,施加大的测试集合可能要消耗大量时间。通过适当地缩减串行测试流,可以减少测试施加时间。这个方面值得研究。
4.3 测试向量集优化生成方法研究
在边界扫描测试中,合理优化地生成测试向量集是进行有效测试的关键。
4.4 板级可测性设计优化方法研究
基于边界扫描的电路板测试性设计方法在改善电路板测试性的同时,也增加了电路板设计的复杂性。因此,必须进行设计复杂性和测试性改善的综合权衡,实现二者的折衷,即进行电路板的测试性优化设计。
5 结束语
J TAG提出的边界扫描机制提供了一套完整的、标准化的测性设计方法,是测试技术的一次飞跃。它不仅能测试集成电路芯片的输入、输出管脚的状态,而且能够测试芯片内部工作情况以及引线级的断路和短路故障,且能实现高精度的故障定位。考虑到边界扫描测试技术和TAP体系结构所提供的诸多优点,应当认真考虑应用IEEE1149.1标准来解决数字ASIC的测试问题。
参考文献:
[1] 蔚英辉. 测试技术的飞跃――边界扫描技术[J]. 电信技术, 2002, (2): 75-77.
[2] Test Technology Standards Committee of the IEEE Computer Society. IEEE Std 1149.1-2001 IEEE Standard Test Access Port and Boundary-Scan Architecture. 2001[S].
[3] 陈晓梅, 孟晓风, 钟波,等. 边界扫描技术的优化设计[J]. 电子测量技术, 2006, 29 (3): 1-3.
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