学文网摘要：针对现有模拟锁相环的缺陷，作者提出选用进口高品质VCXO自行设计制造模拟锁相环的设想，文章介绍了电路中各部件的设计和选择，并通过实验对此方案进行测试，给出了锁相环电路各项指标的测试结果，从而验证了这种锁相环电路的可用性，以及电路改进的可能性。
关键词：锁相环；电路设计；实验结果；电路改进
中***分类号：TP311文献标识码：A文章编号：1009-3044(2011)18-4459-03
Phase-Locked Loop Circuit Design
DONG Yun
(China Petroleum Engineering & Construction Corporation, Beijing 100120, China)
Abstract: Aiming at the defects of the existing analog phase-locked loop, the idea of fabricating analog phase-locked loop with imported VCXO is introduced in this article. The article also puts forward the design and selection of elements of the circuit. Test with experiment shows that feasibility of such scheme and the possibility of circuit improvement.
Key words: phase-locked loop; circuit design; experiment result; circuit improvement
现有的网络产品中使用了大量模拟锁相环，如网板、光接口板、时钟板等。现在很多使用的模拟锁相环PLL－II完全由变容二极管等分立元件构成，离散性大，设计不尽合理，工艺品质也难保证，但在一些电路中模拟锁相环是必须的。如果选用进口高品质VCXO，配合精心设计的滤波器， 自行设计制造将会使其品质得到全面控制。一方面与现有模拟锁相环完全兼容，可以直接替换，另一方面避免了选用TRU050造成独家供货的局面。
1 电路设计方案
锁相环电路设计方案如***1所示。其中虚线方框内的电路是为实现失去参考源时锁相环输出中心频率的功能所增设的电路，除去这一部分功能电路，即为典型的采用有源比例积分滤波器的二阶锁相环基本电路。其中：鉴相器、1/N分频器，1/256分频器和参考源检测电路做在EPLD中，其它元件可焊接在与PLL-II体积相近的一个电路中。EPLD之外的电路所用管脚与PLL-II相比，可以省去-5V电源脚，只使用单＋5V电源。因比PLL-II增加无参考源时输出中心频率的功能，电路中增加了一个指示参考源信号有无的逻辑电平管脚。在PLL-II的管脚分配中有未用的管脚可以利用。除此管脚之外，本电路的其它管脚可做到与PLL-II完全兼容。***中的元件值为：
R1＝10KΩ，R2＝220KΩ，R3＝1.2KΩ,C=1μF。
下面对电路中各部件的设计和选择做一说明。
1.1 基本环路
1）鉴相器
鉴相器电路采用双端输出下降沿比相的数字鉴频鉴相器。采用这种鉴相器是为了与PLL-II的管脚兼容。本电路采用8KHz的单一鉴相频率，鉴相器前端的1/256分频器用来将2MHz的时钟信号分频到8KHz。
本电路使用的鉴相器具有非线性鉴频特性，理论上讲它的捕捉范围可达到无限大，实际上受到压控振荡器调谐范围的限制，它所构成的锁相环路的快捕带，捕捉带和同步带三者相等。
2）环路滤波器
环路滤波器采用差分输入的有源比例积分滤波器如***1中所示，由它构成的二阶环捕捉特性比较优越，同时这种形式的环路滤波器与PLL-II的管脚兼容。
3）运算放大器
环路滤波器采用有源滤波，其中的运算放大器须满足输入输出要求。其前级的鉴相器输出低电平0.1V，高电平4.0V，要求运放共模电压输入范围大于鉴相器输出电压范围；其后级的压控振荡器压控电压范围0.5~4.5V，要求运放输出电压范围大于压控电压范围，因此本电路采用了低漂移的斩波rail-to-rail运算放大器LTC1152。采用＋5V电源时，其共模电压输入范围是0～5V；输出电压范围是0～5V；满足使用要求。
4）压控晶体振荡器
锁相环中采用CONNOR WINFIEID的HV系列高稳定度晶体压控振荡器，调谐范围大，频率稳定度高。
1.2 失去参考源时，自动输出中心频率的实现方案
首先使用一个参考源检测电路判断参考源的有无，然后用检测电路输出的逻辑电平控制二选一的模拟开关选择压控振荡器压控端的输入信号，完成无参考源时输出中心频率的功能。参考源检测电路如***2。
***中，PLL32K是由本电路的VCXO分频而来，因此始终存在。CLK_8K就是分频后送入锁相环的参考信号，它经D触发器整形后，每来一个上升沿就输出一个窄的正脉冲。当CLK_8K信号存在时，它不断使计数器清零，计数器高位没有翻转的机会，SW1始终输出0。当CLK_8K信号失掉后，计数器连续计数，当SW1由0跳变为1后，SW1信号将计数器时钟关闭，SW1维持1。这样，有参考源时，SW1＝0；无参考源时，SW1＝1。
模拟开关选用CD4053，它的控制端接SW1。SW1＝0时，环路闭环，模拟开关并入环内，锁相环正常工作。SW1＝1时，环路开环，由两个串联于＋5V电源和地之间的1.2KΩ电阻(***1中的R3)提供的电源分压(约2.5V)控制VCXO的输出频率。
采用＋5V电源时，CD4053导通电阻最大为500Ω，关断漏电流±0.01nA，
后级VCXO压控端输入阻抗≥50KΩ，保证控制电压几乎全部加到VCXO压控端；VCXO压控电压范围0.5~4.5V，运放LTC1152的输出电压范围0～5V，CD4053的模拟信号电压传输范围0～5V；满足传输要求。总的来说CD4053并入环内对环路特性影响不大，环路仍可按典型的理想积分器二阶环来分析。
2 实验结果
2.1 捕捉范围
测试电路如***3。
应用上述测试电路对HV51系列两片VCXO进行测试，测试结果如表1。
2.2 中心频率
本电路在失去参考源的时候，会自动输出中心频率，测试电路如***4。
控制VCXO输出中心频率采用电阻分压电路，因此电源电压变化对输出频率有影响，测试结果如表2。
2.3 线性度
小于20％，单调上升。
2.4 占空比
典型值50±5％，最大不超过50±10％。
2.5 输出负载
输出电流24mA，可驱动15个74系列TTL门电路，或60个74LS系列TTL门电路。优于TRU050和PLL－II。
2.6 固有抖动
在1ns左右，与TRU050和PLL－II相当。
2.7 静态相差
用8KHz鉴相，相差小于30ns。因采用单一鉴相频率，参考源为2MHz时，静态相差比TRU050和PLL－II差，参考源为8KHz时，静态相差比TRU050好。
2.8 抖动容限
测试电路如***5所示。
利用误码测试仪PF140进行测试，结果如表3所示。
抖动容限反映了锁相环工作***性区域时，所能承受的输入相位抖动的最大值。由上可见，抖动容限值均大于国际，满足要求。在低频段优于TRU050，在高频段较TRU050差。
由于Bt8510中的时钟提取电路在输入抖动为零时，输出仍有抖动80ns，实际锁相环的抗抖动指标要优于上述指标。
2.9 抖动转移曲线
测试电路和测抖动容限的电路相同。
当输入抖动均为2UI时，测得输出抖动如表4所示。
测试结果表明：各频点输出抖动指标均优于国标。除2Hz、5Hz、10Hz三点指标比TRU050差外，其余频点指标均优于TRU050。
3 电路可改进之处
3.1 模拟开关
本电路采用CD4053，但74HC系列CMOS传输门的多项性能优于CD4000系列。实验前因为手头正好有CD4053，因此使用了CD4053。若使用74HC系列CMOS传输门相信可获得更好的特性。
3.2 2.5V电压提供方案
本电路采用两个1.2K?电阻分压得到的2.5V去控制VCXO压控端输出中心频率。其精度受电源电压偏差的影响。若改用输出固定2.5V电压的微功率电压基准LM385-2.5，可免受电源电压的影响，会有更大改善。
3.3 如果对稳态相差有特殊要求，须采用2MHz鉴相
4 结束语
自行设计制造锁相环电路，测试结果合格，完全符合使用要求，如果采用这种设计，既可以全面自主控制锁相环其品质，又可以兼容已有模拟锁相环，进行直接替换，还可避免了TRU050造成独家供货，相信随着实践的检验，这种锁相环电路必将在实际应用中得到越来越广泛的应用。
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