学文网1帧转移面阵CCD47-20AIMO的结构和工作原理
CCD47-20AIMO是英国E2V公司生产的一款低噪声背照式的帧转移面阵CCD.其性能参数如表1所示.它采用背照结构,峰值量子效率超过90%,具有极低的暗电流和较小的读出噪声,在20kHz读出速率时,读出噪声小于2.0erms,非常适于暗目标的探测.这款CCD有双路输出和单路输出两种输出模式,支持200～1100nm范围的光谱信号.光谱响应特征曲线如***1所示.CCD47-20AIMO芯片由感光区、存储区、水平移位寄存器和输出电路等部分组成,结构如***2所示.感光区为CCD的光敏单元阵列,用于在感光阶段进行光电转换积累电荷.感光时间的长短根据探测目标的曝光时间要求而定.这期间感光区不与存储区发生电荷转移.在感光阶段结束后,感光区捕获到的电荷将被快速转移到存储区,存储区的电荷通过水平移位寄存器逐行读出,最终通过放大器将电荷转换为电压输出.CCD47-20AIMO型帧转移面阵CCD的驱动过程主要通过控制感光区时钟I1、I2、I3,存储区时钟S1、S2、S3,读出时钟R1、R2、R3、R,转移存储门DG的相应时序,实现一个帧周期内两个主要工作阶段,即感光阶段、转移阶段.两个阶段交替进行,实现照片的连续曝光和输出.在感光阶段,感光区时钟I1、I2、I3保持低电平不变收集电荷,同时存储区时钟和读出时钟发出行转移脉冲序列.当行转移周期数大于或等于1028个周期后,上一帧存储的***像信号被完全输出,存储区时钟和读出时钟保持低电平等待状态.此时若感光时间大于该时间,则继续保持持续电平等待状态.在转移阶段,感光区时钟和存储区时钟发出三相移位脉冲进行当前曝光帧***像的帧转移过程.当帧转移周期持续1033个周期后结束.由此可见,在一张照片拍摄的帧周期中,感光阶段中存储区向移位寄存器电荷输出的时间(≥1028个脉冲周期)和帧转移阶段感光区电荷向存储区转移的时间(1033个脉冲周期)是固定的.当感光时间较长时,曝光时间的延迟通过存储区时钟和读出时钟低电平等待实现.对暗弱的天体进行拍摄时,感光持续时间大多较长,从半分钟到数小时不等.根据CCD47-20AIMO的特点,可以把多出的感光时间***出来变为可调延时,放在感光阶段的后部,形成更适于长曝光时间调整的工作模式.工作模式示意***如***3所示.
2成像系统的驱动电路设计
帧转移面阵CCD47-20AIMO的驱动电路由时序产生单元FPGA(现场可编程门阵列)、CCD时序驱动单元、相关双采样AD、SDRAM缓存器、电源变换电路、电源等部分组成.总体结构框***如***4所示.被照物体经由光学镜头成像至感光区.CCD经过曝光、帧传输、帧转移等工作过程将***像信号输出.该***像的模拟信号通过AD转换器转换为12位数字信号后,暂存在SDRAM中.最后经过USB2.0传输总线将信号传至上位机并保存为***像.在整个系统设计中,FPGA作为核心控制器件,发出系统中所需要的所有时序脉冲序列,控制CCD、AD转换器、SDRAM的数据存取以及USB数据传输.本文中采用Altera公司生产的CycloneIII系列的EP3C25Q240C8型FPGA来实现上述时序产生功能.由于FPGA输出的驱动脉冲电平为0～+3.3V,带载能力不足以驱动CCD这类大电容负载,所以需要相应的电平转换电路即时序驱动电路,将FPGA产生的较弱的脉冲信号转变为较强的驱动脉冲供CCD使用.CCD47-20AIMO共需15路驱动时钟,各路时钟要求的电压范围均不同,其中感光区时钟(+15V)I1、I2、I3,存储区时钟(+15V)S1、S2、S3,读出时钟(+10V,+12V)R1R、R2R、R3R、RR(右路)、R1L、R2L、R3L、RL(左路),清除电荷用时钟DG.各路驱动电路是基于EL7212CS来实现的.EL7212CS是一款高速的双通道功率MOSFET驱动器,可驱动1000pF以上的大电容负载.由于该芯片可实现0.3～+16.5V之间的电平转换,可使输出的电压与加载的偏置电压幅值相同,因此仅通过简单的改变偏置电压即可改变输出电压,很方便地实现不同电压幅度的输出要求.感光区时钟驱动电路如***5所示.***中,PI1、PI2、PI3为与FPGA相连的引脚,Io1、Io2、Io3为CCD感光区时钟接脚.其他各路时钟驱动电路形式与感光区完全相同.CCD输出的信号包含大量的噪声,其中以CCD输出结构产生的复位噪声为主要因素,如果不消除,将严重影响信号的信噪比.相关双采样是信号处理电路的关键,它对复位噪声和参考电平的变化可用相关特性加以抑制,这项技术基本上可以将噪声降低一个数量级.VSP5000就是采用相关双采样技术制成的一款12位AD,最大30MHz采样率,其内部有内置放大器,可以对AD转换前的模拟信号做内部放大后再输出.相关双采样在每个像素周期内对参考电平和信号电平各进行一次采样,其工作模式如***6所示.其中CCD输出信号的参考电平和信号电平分别由SHP和SHD在各自的上升沿进行采样.将两次采样值相减就可抑制视频信号中的相关噪声,两次采样之差即视频信号的真实成分.为保证CCD各驱动单元的正常工作,要提供所需的直流偏置电压.根据CCD传感器及AD转换器等部件的电压需求,偏置电压电路要产生+29V(OD)、+17V(RD)、+15V(Io1～Io3、So1～So3)、+12V(oR)、+10V(Ro1～Ro3)、+9.5V(SS)、+5V(FPGA)、+3.3V(FPGA、VSP5000)、+3V(OG)等9种电压[6].LM2596开关电压调节器是一款降压型电源管理单片集成电路,能够输出3A的驱动电流,具有很好的线性和负载调节特性,其可调版本可以输出小于37V的各种电压.该器件内部集成频率补偿和固定频率发生器,开关频率为150kHz,与低频开关调节器相比较,可以使用更小规格的滤波元件,功耗小、效率高.由于驱动要求的9种电压均小于37V,故所有直流偏压都采用该器件实现.偏压电路的产生原理***如***7所示.输出偏压的幅值通过电阻R2进行调整.由于CCD的数据输出是间断的,且其输出的速率与最终数据总线的传输速率不一致,这就需要一个存储设备作为数据缓冲区来缓存数据.***像数据从CCD输出后经AD转换,先存入缓存器中,待整帧***像都输出结束后,再从缓存器中集中输出,这样可以有效避免因输出速率不匹配而造成的数据丢失.这里选用了同步动态存储器(SDRAM)作为缓存器.它与同样体积的静态存储器相比,耗电量低,容量更大,更适合小体积低功耗系统设计的需要.CCD47-20AIMO输出的一帧***片容量约为12M位,HY57V641620存储容量为4组×16M位(8M字节),可存储约4帧***像,满足缓存容量要求.
3成像系统的驱动时序设计
对于整个成像系统,CCD的驱动时序及各核心器件的控制脉冲均由FPGA产生.使用Verilog语言对驱动时序进行硬件描述.为了方便时序的设计调试以及未来的移植,各驱动采用模块化的形式分别编写.CCD及AD驱动部分转化为CCD&AD驱动模块,存储器驱动转化为SDRAM控制器模块,USB2.0驱动转化为输出接口模块.其中CCD&AD驱动模块的编写较为特殊.在感光阶段的前部分,光信息电荷由存储区向移位寄存器输出,即由CCD的信号输出端OS端输出模拟信号.在帧周期的其他阶段,信号输出端OS端的输出均保持为高电平.因此,CCD的有效信号输出是间断的,并且AD的工作是伴随着这个信号的输出一同进行的.将AD的驱动控制和CCD驱动的编写做一体化处理,可以简化信号的处理过程.AD只在CCD有有效信号输出时进行工作,其他时段则关闭不转换,既可以保证工作效率又可以防止非有效信号的误转换给系统带来的干扰.CCD&AD驱动模块结构框***如***8所示.整个成像系统的驱动由主流程控制,根据对象的拍摄要求安排各个子功能单元的执行次序,在相应时间点调用各功能模块.成像系统的主控制流程如***9所示.该主流程描述了一张照片拍摄的全过程,经过初始化、曝光、转移、输出后结束.曝光时间通过调整延迟进行修改.该流程在启动后仅可完成一张照片的拍摄,将来若想进行连续拍照,还需要将拍摄的中间过程改为循环结构.
4实验结果
首先在Altera公司的QuartusII集成开发环境下仿真成像系统中各核心器件的驱动时序的逻辑.***10、***11分别所示的是CCD驱动和AD驱动的时序仿真结果.由于仿真系统仿真时间的限制,为了方便查看成像系统在整个***像帧中各个阶段时序的产生情况,各路时序行转移像素的数目缩小为3行(实际为1024行).由仿真结果可见,CCD和AD驱动的时序设计与器件说明书要求一致.检测成像系统中各种电源正常后,安装帧转移面阵CCD47-20AIMO,用示波器检测CCD的输出信号和AD转换信号.***12所示为示波器输出结果.由示波器的输出结果表明,CCD输出端OS已根据成像系统的主流程控制输出了相应的模拟信号,相关双采样AD的前端采样端SHP的上升沿也恰好与模拟信号参考电平输出时刻相对齐,证明CCD与AD驱动的时序输出和驱动电路的工作是正常的.
作者：张玉衡 颜毅华 单位：中国科学院国家天文台太阳活动重点实验室 中国科学院大学
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